Para simular toca crear los archivos necesarios y ponerlos en una carpeta, ósea el Makefile (que hay que editar dependiendo de los nombres que tengan los otros archivos) y los .v(el top, el resto de módulos y el testbench), también el .ucf (que representa las conexiones con la fpga, este LINK es un archivo maestro para la nexys2, ponen las conexiones que necesitan y borran o comentan los puertos que no necesiten)

Adentro de la carpeta general debe haber otra que se llame simulation y debe tener adentro el archivo "(nombre)_TB.do" que es como una configuracion de la simulacion (hay que modificarlo con los nombres de los archivos que correspondan) , el glbl.v (que se saca de la carpeta de xilinx (el que tengan instalado)-usualmente esta en ".../ISE/verilog/src" si recuerdo bien-; simplemente lo copian, NO hay que modificarlo) y el wave.do que sirve para poner las señales que se quieren mostrar apenas se haga la simulación -despues si es necesario pueden agregar en modelsim otras señales que necesiten-.

Cuando tengan todos los archivos, en consola llegan hasta la carpeta donde esta el Makefile y escriben el comando "make" para sintetizar. Para simular escriben "make sim", y ahi les abre el Modelsim (toca que revisen en la parte de abajo de Modelsim si la simulación si se hizo correctamente, a veces aparece algo como "vsim PAUSED at line 5, ahi les toca revisar el _TB.do para buscar algún error).

Si quieren volver a sintetizar hay que borrar la anterior síntesis , para eso escriben el comando "make cleanall".

Finalmente un comentario para el makefile, en DEVICE es xc3s500e-FG320-5, que es la referencia dela nexys 2, si para probar algunas cosas necesitan otra tarjeta les toca cambiar esta referencia y ademas modificar el .ucf que es diferente para cada tarjeta.

PD.: Si aun así tienen problemas para simular, el testbench también debe funcionar con ISim en ISE.

Perdon por la demora, pero no habia revisado el blog, y en realidad hasta hace poco tampoco habia logrado simular.